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Apr2002
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布局技术研讨会报导
头条新闻
技术论坛
晶片实作组讯息
技术推广组讯息
行政组讯息
本期摘要
2002国家晶片系统设计中心晶片制作成果发表会报导
行政院国家科学委员会国家晶片系统设计中心
NationalScienceCouncilChipImplementationCenter
发行人:李镇宜编辑群:技术推广组
招兵买马
设计服务组讯息
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九十一年度五月份工业界积体电路设计训练课程
DATE02在巴黎
DFT&MPC@CIC
IEEEP1500简介
布局技术研讨会报导
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由本中心()及财团法人思源科技教
育基金会所主办的「布局技术研讨会」於
年月日(六)假国立交通大学光复校区
电子与资讯研究中心国际会议厅举行.很荣
幸地,本中心邀请到目前任职於旺宏电子
的副总经
理李荣淇先生,联咏科技
的经理刘兴志先生及矽拓科技总经
理林正松先生,当天与会情况热烈,座无虚
席.
由於布局是在设计产业中相当基本的任
务,也是设计的根本与影响整个成败的重
要因素之一,而全手动布局()
又是布局中的最根本,举凡记忆体电路,逻
辑元件电路,类比电路,电路绝对少不了
它,尤其是制程技术的精进让的电路得以
实现的今日,布局的技术更形重要.故本研
讨会即在让国内设计产业扎根,并培养足
够的布局人才,因此,特别邀请有相当多
实作经验的三位业界专家为国内设计产业
的扎根奉献.其主题有「
」,「
」及「」,对
布局技术有实质的帮助.即使当天是例假
日,会后仍有相当多对於布局技术有兴趣的
业界同仁向每一场主题的讲师提出问题并讨
论请益之.
CIC
91323
Layout&ToolingServiveDepartment
LayoutEngineering
Department
IC
ICIC
FullyLayout
RF
GHz
IC
IC
IC
FullyLayout
EngineeringPracticeforMixedSignal
LayoutTheArtofAnalogLayout
此次报名参与研讨会的人数包括学术界
的人,其中相关领域的教授位,产业界
同仁人加上赞助厂商及中心研究人员约
人,合计共人.由於本次研讨会报名的情
况相当的踊跃(业界个名额在开放报名的
分钟后即额满,而在报名资料整理后取消
与会资格并重新开放的业界名额更是在系
统所显示的短短秒钟后额满),而碍於场
地限制之关系,因此无法让来不及报名的人
10031
7030
200
70
30
22
10
头条新闻
李荣淇先生
刘兴志先生
林正松先生
与会资格并重新开放的业界名额更是在系统所显示的短短秒钟后额
满),而碍於场地限制之关系,因此无法让来不及报名的人参与此次盛会,
为此本中心深感遗憾与歉意,也许有机会在布局技术方面,本中心还会举办
针持与踊跃
参究及产业
的,搭起产
学
2210
对某项的主题作深入探讨与经验传承的研讨会,届时敬请大家支
与.举办优质的研讨会是本中心的任务之一,未来将会视学术研
趋势与需求继续举办各项研讨会,让学术界工业界能够同时参与
交流的桥梁.
技术推广组郭一斌kip@cic.edu.tw
2002国家晶片系统设计中心晶片制作成果发表会报导
由本中心()所主办的「国家晶
片系统设计中心晶片制作成果发表会」於月
日(四)假国立交通大学光复校区电子与资
讯研究中心国际会议厅举行.很荣幸地,本中
心邀请到交通大学电子与资讯研究中心主任彭
松村教授,交通大学电资学院院长吴重雨教
授,台湾大学陈良基教授,清华大学吴诚文教
授,淡江大学郑国兴教授,国科会工程技术发
展处潘敏治先生及本中心李镇宜主任一同参加
开幕及颁奖仪式并予勉励致词.
李主任在会场致词中引述之音中
三朵花之意涵(,,)来
勉励,并增加「」更具其意义及精
髓,因为就是藉由所著重之「」的精
神来从事教育推广及设计环境的建立,让学校
有一个很好的设计环境来从事教育工作,进而
提升整个产业水准.彭松村教授觉得在历
经风风雨雨后,在此时一起来共同见证这一年
丰收的成果,更是别具意义!陈良基教授也勉
励所有设计者「!自己!」.而
吴重雨教授更期勉在未来能继续举办成果
发表会,尤其奖项可以再多一点,以鼓励大家
能努力去设计,并且也要让一般社会大众都知
CIC2002
4
11
FM97.5IC
ICICareICanIChange
CICICreate
CICCreate
CIC
JustdoitTrust
CIC
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本中心李镇宜主任
交通大学电子与资讯研究中心主任彭松村教授
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道,让设计深入日常生活中;其次在未来十
年中,随著「矽导计画」中「晶片系统国家计
画」的推展,能带领晶片设计起飞,并成
为晶片设计领域中的佼佼者.
设计的技术水准,对於设计经验的交
换有相当的助益.
在开幕致词之后,紧接著是进行颁奖的仪
式,其得奖的同学及设计主题如表一及表二,
而在结束整个开幕仪式及颁奖后,便随即展开
获选为优良晶片设计的发表,而在发表会中还
包括於年度提供予学术界设计使用之
制程介绍;除此之外,会场还有获选为
佳作晶片设计的海报展示,并安排设计者於现
场解说,与参观者共同讨论,相互激荡.另
外,此次的成果发表会还邀积体电路产业相关
厂商参展,以促进学研界人力与产业界的交
流.如从事设计的力原通讯,合邦电子,松
翰科技,凌越科技,华矽半导体,联发科技,
大紘科技,矽拓科技,钰创科技及凌阳科技
等,与其他软硬体厂商如全球联合通信,宏太
科技,益华电脑,乔鼎资讯,华腾科技,爱尔
兰商明导公司及向网科技
等,各参展厂商不但介绍自己公司的业务与人
力需求,而且也藉此了解学术界设计的技术
水准,对於设计经验的交换有相当的助益.
IC
CIC
ICIC
CIC91
GaAs
IC
(MentorGraphics)
IC
IC
交通大学电资学院院长吴重雨教授
台湾大学陈良基教授
上二图为当天厂商参展及展示会场情形
类别RF
RFRFRFDDDAAAA
主题
W-频段次调谐二极体混波器研制
5.2GHz射频前端电路
20~40GHz具有通响应之串接式放大器
电感,变压器和之研究Balun
2.5GbpsCMOS的资料序列传输器
通讯数位讯号处理器之设计与实作
可程式化延迟锁相回路式倍频器
以比较器为基底的低压类比阶级滤波器
新型使用双载子电晶体矽视网膜之新型圆周运动侦测器
混合模组同步延迟复制
同步光纤网路接收器之时脉追踪式资料回复电路
学校系所
台湾大学电机所
台湾大学电机所
中正大学电机所
清华大学电子所
中央大学电机所
台湾大学电机所
中山大学电机系
成功大学电机所
交通大学电子所
台湾大学电机所
台湾大学电机所
刘深渊
刘深渊
吴重雨
刘滨达
王朝钦
阙志达
陈巍仁
龚正
张盛富
刘深渊
瞿大雄
指导教授
陈尚斌
孙志豪
林俐如
洪玉城
佘宪治
黄元豪
翁盟智
杨濠瞬
陈佳良,刘政成
唐志淳
黄裕津
设计者
表一,优良晶片设计
注:RFRFICDDigitalICAAnalogIC:;:;:
表一,佳作晶片设计
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类别RF
RFRFRFD
主题学校系所
中兴大学电机所
台湾大学电机所
台湾大学电机所
交通大学电子所
交通大学电机所
成功大学电机所
中山大学电机系
中央大学电机所
台湾大学电子所
台湾大学电机所
台湾大学电机所
指导教授设计者
RFRFDDDD
DCto6GHz高增益宽频放大器
2-12GHz宽频回授放大器研制
94GHz共面波导三倍频器
压控振荡器
正交输出信号的频率合成器
使用非线性电容补偿方式之线性化功率放大器2.4GHzCMOS
适应性更新周期的动态随机存取记忆模组
NRZ时脉回复应用於多晶片相位同步
移动估计晶片设计
具有形状适应能力之二维离散余弦转换处理器
使用提升式结构之二维条状式形状适应离散小波转换处理器
瞿大雄黄裕津
孟庆宗吴宗翰
王晖
高曜煌
林坤佑
石文国
高曜煌吴丕安
庄惠如颜呈机
王朝钦邱自强
苏朝琴张家祥
陈良基
陈良基
陈良基
赵维民
曾博志
黄朝宗
交通大学电机所
交通大学电机所
中央大学电机所
DDA
一个的全数位低抖动时脉产生器40MHz~540MHz
应用於无线多媒体传输以余弦函数转换为基础且抗错误的
位元层压缩编解码器
2.5Gbps之雷射二极体驱动电路
李镇宜
李镇宜
黄朝宗
钟菁哲
周世杰姚懿珍,郭俊诚
,林志宪
此次成果发表会所发表的优良设计晶片,是由去年各制程申请制作之各类设
计案共多件所遴选出,在今年一月先邀请各教授自行推荐优良设计晶片共
件,再由学界专家与业界先进对这件推荐案进行评选,从,与
三大类中挑选出件优秀晶片(包括前名优良晶片与名佳作晶片),因
此吸引了相关领域的学术界及业界参与,讨论及分享丰硕的研究成果.原本即
是配合国科会学门规划与产业发展,协助各界进行前瞻性积体电路晶片及系统设
计研究,相信定期举办前瞻性晶片制作成果发表会或相关议题之研讨会,必能推
展积体电路晶片及系统设计之「产,学,研」合作研究,并将学术界之研究成果
落实推广至产业界,进而推动国内外晶片及系统设计相关技术之合作与交流.
60054
54AnalogICDigitalIC
RFIC301119
CIC
技术推广组郭一斌kip@cic.edu.tw
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中央大学电子所
中原大学电机所
交通大学电机所
交通大学电机系
华梵大学电机所AAAAAOC-48光纤接收器之转阻和前级放大器
以制程制作具光补偿的离子场效电晶体及读出电路CMOS
一个具低漏电流高填满系数之格式影像感测器QCIFCMOS
耐高压之结构NMOS
SOI-LDMOSBCD在制程上的研究
陈巍仁吕昭信
熊慎干
吴重雨
吴锦川
林智玲黄全永
郭庭甫
施育全
蒋境升
注:RFRFICDDigitalICAAnalogIC:;:;:
上列图为workshop当天得奖者受奖情形
右方图为workshop
当天活动状况
IEEEP1500简介
前言
系统单晶片,的设计方法已经成为工业界的一个
潮流.在的设计上,为了缩短产品设计的时间,我们常常会使用已经做
好的核心,组合成一个完整的系统晶片,不仅缩短产品的设计时间,
也因为晶片制成技术的进步,可达到更好的效率,更小的面积,且更省电.
就设计的观点看来,就如同使用各别不同的整合到一块电路版一样
,;但就电路测试方面看来,两者的差距就蛮大的
了,主要的不同在於可否单独就一个核心来进行测试.而当我们重复使用一
个已设计好的核心在一个里,我们需要再为这个做一个可测性设
计,以便让未来整个晶片做好后,可以就每个来测试.但是,如果我们
在设计每个时,就已经把一个标准的测试介面整合到里面,将来我们做
系统单晶片设计时,就不用再为每个核心的测试烦脑了,这就是
所要做的目标.
本文将会介绍
一,系统单晶片的测试:
首先,我们要比较和在测试上的不同点:图一
(System-On-a-ChipSOC)
SOC
(Core)
SOCIC
(System-on-BoardSOB)
SOCSOC
Core
Core
IEEEP1500
IEEEP1500
()
SOBSOC()
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ICDesign
ICManufact
ICTest
ASICDesign
ASICManufact
ASICTest
SOBDesign
SOBManufact
SOBTest
CoreDesignUDLDesign
SOCDesign
SOCManufact
SOCTest
System-on-Board
(SOB)Process
System-on-Chip
(SOC)Process
图一:和在测试方面的比较SOBSOC
SOB
SOC
SOC
1.
2.
SOCCoreproviderCore
userCore
SOC
Scan-chain
BISTtestpattern
faultcoverage
SOC
3.
SOCSOC
Coreterminals
4.
User-definedlogic
的设计上,使用的是已经被各别独立设计,制造,测试过的晶片,再整
合到我们要的系统上,所以我们得以假设所有拿到的晶片都是能正常工作
的,我们要关心的只有这系统整合上有无问题(例如板子上的连线);但在
的设计上,需要整个晶片都设计完成后,才可以去制作,在制作前,所
有的核心都是未经测试的,需要等晶片制作完成后才可以一并测试.
所以在的测试上,会产生如下的新议题:
核心内部的测试:
因为晶片制成的技术演变,元件体积缩小,操作频率提高,使用电压降
低,这些因素使得电路特性越来越不理想化,例如杂讯的影响,讯号的延
迟及干扰,都使得传统的电路测试方法受到考验,发展高品质,低花费的
测试方法将是未来的发展目标.
测试资讯的传达:
在的设计中,分为核心提供者()及核心使用者(
),核心提供者负责设计个别独立的核心设计(),而系统设计
者,即核心使用者会拿这些已设计好的核心来放入他们的设计中.但
这些核心设计中,也许已经包含了一些测试电路(例如,
),还有一些附属於这个核心的测试向量()及错误覆盖
率()等资讯.这些资讯都应该完整且正确地由核心提供者
一并转移给核心使用者,如此核心使用者在完成设计后,才有办法掌
控该核心的测试.
对核心设计的测试控制:
在的设计中,每个核心设计都内崁在这颗的晶片中,我们无法藉
由这颗晶片外面的接脚,来完全存取或控制内部核心设计上所有的对外端
点().但我们能掌握的就是个别核心设计的测试资料,以
及测试机台所控制的晶片对外的输出及输入端,所以我们需要有一个机
制,可以让测试的资料经由晶片的端点,送到某个核心的输入端上,并且
可以把某个核心的输出端资料,都藉由这个机制传送到晶片外部.
整合整个系统晶片的测试及最佳化:
系统晶片上,除了使用已有的核心设计外,还会有一些使用者自己设计的
逻辑电路(),和一些核心相互间的连结电路.当一个
系统设计者要规划这颗晶片的测试时,他会有很多因素要考量(例如
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错误覆盖率,测试电路的额外面积比例,功率消耗,测试效率),所以得
因个别设计的不同,决定一个折衷的方案.
二,的简介:
年秋,的
开始研究讨论有关内崁式核心()测试方面的问题.经
过几次讨论,认为确实有必要建立一个标准来做这方面的规范.年六
月,通过这个申请,正式成为一
个标准规范组织,亦称为()的工作
组织.这个组织将为有内崁式核心的积体电路,定义一个标准的测试方法.
它并不著墨於核心内部测试的方法,系统晶片测试的整合及最佳化上,因为
这些是分别由核心提供者及核心使用者来决定;定义的是,介於
核心提供者与使用者上的两者介面的标准,包含有核心设计测试资讯的传
达,对核心设计的测试控制.期望可以在测试核心设计上,达到随插即用
的方便性.
包含两大部份,一是核心测试语言(,
),另一部份是可变动性的核心测试架构(
).是以标准语言(
,)为基础,再加以延伸以适用於核心的设计;架构上,
并不去规范测试的资料如何进出要测试的核心设计,也不规定测试存取
机构(,).仅规范一个用以包覆在核
心周围的标准测试界面,这界面可以连到一或多个的,用以和外界连
接.接下来我们将仔细讨论这个所定义出来的测试界面.
核心使用者在使用一个核心设计於系统晶片时,他拿到的核心可能是已
经有加上这个标准的测试界面(),称为,
反之则称为.若是核心设计提供者提供的是
,则应该要一起附上相对应的,使用者才知道如何控
制上面的测试界面;若提供的是,也要附上详细
的,使用者可根据该来产生适当的核心测试界面,这种情况使用者可
以把该测试界面跟本来的核心设计,根据自己的需求来作最佳化调整.
三,可变动性的核心测试架构:
()IEEEP1500
1995IEEEComputerSocietyTestTechnologyTechnicalCouncil
(TTTC)embedded-core
1997
IEEEStandardsActivitiesBoardIEEEP1500
StandardforEmbeddedCoreTestSECT
IEEEP1500
(1)
(2)
IEEEP1500CoreTestLanguage
CTLScalablecoretest
architectureCTLIEEE1450StandardTestInterface
LanguageSTILIEEE
P1500
TestAccessMechanismTAMIEEEP1500
TAM
IEEEP1500
WrapperIEEE1500WrappedCore
IEEE1500UnwrappedCoreIEEE
1500WrappedCoreCTL
IEEE1500UnwrappedCore
CTLCTL
()IEEEP1500
""
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图二是使用测试架构的系统晶片示意图,每一个核心外面都
包覆著一个标准的测试界面(),每个核心的测试界
面都经由()和()相连
接.一个被测试介面所包覆的核心,除了本来功能上的输出和输入端,会多
出(),藉此控制测试界面
的操作及传送测试资料.
IEEEP1500
IEEEP1500Testwrapper
WrapperSerialInputWSIWrapperSerialOutputWSO
WrapperInterfacePortWIPandTAM-in/TAM-out
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WSO1WSIN
WrapperControls
P1500WIP
WSONWSI1
SystemChip
Core1CoreN......
FunctionalInputFunctionalOutput
StandardP1500
CoreTestWrapper
StandardP1500
CoreTestWrapper
UserDefinedTestAccessMechanism
TAMSourceTAMSink
TAMinTAMoutTAMoutTAMin
图二:系统晶片中,包含有测试界面的核心IEEEP1500
Core
Wrapper
TAM-In
TAM-Out
WrapperCell
Wrapper
Boundary
Register(WBR)
Wrapper
Instruction
Register(WIR)
Wrapper
Serial
Input(WSI)
WrapperInterface
Port(WIP)
Wrapper
Serial
Output(WSO)
Wrapper
Bypass
WIRWBY
图三:一个被测试界面所覆盖的核心设计
图三可以看到所规范的测试界面包含的元件:
():测试界面指令暂存器可由外部输
入指令,用以决定的工作模式.
:在核心设计的输出,输入端都加上
,以提供测试核心的功能.
():因为所有的核心设计的都是串连在一
起,的暂存器则可提供一个路径,让测试资料绕过当时
没有在测试的核心.
:提供的控制,可由系统晶片上的专门控
制状态机()来产生,用以控制,,.
:输入输出,这是选用的,可以用来加速测试资料的传输.
IEEEP1500
WrapperInstructionRegisterWIR
Wrapper
WrapperCellWrapperBounder
Cell
WrapperBypassWBYWrapper
WrapperBypass
WrapperInterfacePortWrapper
StateMachineWIRBypassWBR
TAMTAM/
'''''
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WBR
WIRCircuitry
P1500SIL
WDRs
WSI
WSO
WIPControls&Clock
WDR/CDR1-N
Bypass
SelectWIR
WrapperorCoreDataRegister
图四:架构IEEEP1500SerialInterfaceLayerSIL()
图四所示为所规范的架构,前面说过的测试界面应该包含
一个,一个,及.除此之外,使用者可以选择性的加入一些
资料暂存器(例如,或是,
).这所有的资料暂存器都可以被选择,用以连接到测试界面的串接
输入端(,)及串接输出端(
,)之间.选择哪个资料暂存器则靠中的指令来决定.
是一个有两层的暂存器,分别为和;是
控制测试界面动作的讯号,是由系统晶片上的一个状态机所产生,下面将会
分别介绍.
P1500SILP1500
WIRWBYWBRs
WrapperDataRegistersWDRsCoreDataRegisters
CDRs
WrapperSerialInputWSIWrapperSerial
OutputWSOWIR
WIRShiftStageUpdateStageWIP
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()IEEEP1500
WrapperInterfacePortWIPP1500SIL
TAM
IEEEP1500WIPWSI,WSO,WRCK,WRSTN,SelectWIR,
CaptureWR,ShiftWR,UpdateWRIEEEP1500
P1500
四,测试界面:
()是一组控制讯号,用来控制及
.
规定的讯号共有
和,如图五所示,每一个加有测
试界面的核心设计都要有这些标准的讯号端,这样在系统晶片测试的观点
上,才可以达到随插即用的目的,而且这些讯号端是专用的,不可与
其它端点共用.
Core
WRSTN
UpdateWR
ShiftWR
CaptureWR
SelectWIR
WRCK
WSO
WSI
Wrapperwith
WIR,WBY,etc.
WIP
Control
&clock
图五:()WrapperInterfacePortWIP
WRCK
WRSTN
WSI,WSO
SelectWIR
CaptureWR,ShiftWR,UpdateWR
:测试界面专用的时脉讯号,用於所有的电路上,包含
,,,及所有在中的选择性资料暂存器.
:测试界面专用的重置讯号,使用范围与相同.
:的串接输入端与串接输出端,依照中的指令及控制
讯号,即可决定哪一个中的资料暂存器,应该被接到与
中间,以进行资料的传输.
:这个讯号主要是为了控制是,或其它的资料暂存器被接到
和间.
:这三个讯号用以控制或是的动
作,我们使用这些讯号搭配,
,及已存在
中的指令,就可以决定出所有的资
料暂存器在该时间内应有的行为.在下
一个单元将有的动作的例子.
五,测试界面指令暂存器():
()是一个串接的指令暂存器,用以存
取测试界面的指令,除此之外也含有一些控制电路,用以控制其它
资料暂存器(例如,,)的行为.
P1500P1500
WIRWBYWBRTAMSIL
P1500WRCK
SILWIRWIP
SILWSI
WSO
WIR
WSIWSO
WIRWBR
WRCK
SelectWIRWIRUpdate
Stage
WIR
()IEEEP1500WIR
WrapperInstructionRegisterWIR
P1500WIR
WBRWBY…
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当我们要更新中的指令时,先把设为,此时已经连接
到及之间,准备好要读入新的指令.当及同时都
为时,新的指令便随著正缘的讯号循续地进入中的
.当新的指令已经进入后,变为,此时这些指令会静止不
动的留在中,中的指令也一样不受到影响,直到我们
把的讯号转为后,下一个负缘的来时,新的指令便由
中的传送到中,之后就会对此指令进行解
读,然后传送新的控制讯号到,,.
也可以进行固定指令的截取,当及同时都为
时,一个使用者事先设定好的固定指令,便会被直接截取到的
中.图六为的一个范例,并没强制规定的样子,只要能
有它规定的行为即可.
WIRSelectWIRHighWIR
WSIWSOSelectWIRShiftWR
HighWRCKWIRShift
StageShiftWRLow
ShiftStageUpdateStage
UpdateWRHighWRCK
WIRShiftStageUpdateStageWIR
WBRWBYCDRs
WIRSelectWIRCaptureWR
HighWIRShift
Stage
WIRIEEEP1500WIR
MuxMuxMuxMuxMuxMux
Captureinput
MuxMuxMux
ShiftWR,CaptureWR
UpdateWR
Instruction
Decoder
WSI
WSO
ShiftStage
UpdateStage
图六:测试界面指令暂存器(,)WrapperInstructionRegisterWIR
()IEEEP1500WrapperCell六,测试界面单元():
首先我们先介绍测试界面单元的架构,如图七:
Wrapper
Cell
Wrapper
WSIWSO
InputCellOutputCell
CFOCFICFICFOCICOCoreWFIWFO
CTO
Wrapper
Cell
CTI
CTI
CTO
图七:测试界面单元的架构
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测试界面单元分为输入型和输出型单元,输入型用於接在核心设计的输入
端,输出型用於接在核心设计的输出端,(也有相对应用於三相端点与双向
端点的测试界面单元).图七显示的为一个核心设计中的一个输入端与一个
输出端,都加上相对应的测试介面单元,原本的(
)被()所取代,而新增加的
测试界面单元则在此之间,在测试时发挥功能,而在平时核心正常工作时将
完全被忽略.
测试界面单元各有两个输入及输出,测试资料走的路径是
(),由外界进出核心的资料,则是走
()的路径.
一个有测试界面的核心,应该要在所有的核心端点上都加上
,除了时脉讯号及一些专门用来测试的讯号端点外.而的行
为将完全受控於中的指令与控制讯号.
七,测试界面单元的操作模式及行为:
有定义出应有的几个操作模式,这些是经由中的指
令来作出模式选择的,整理如下表:
CoreInput/OutputCI/
COWrapperFunctionalInput/OutputWFI/WFO
CellTestInput
/OutputCTI/CTOCellFunctionalInput
/OutputCFI/CFO
Wrapper
CellWrapperCell
WIRWIP
()IEEEP1500
IEEEP1500WBRWIR
包覆
WBR的模式说明
NormalMode
InwardFacingMode(IF)
OutwardFacingMode(OF)
SafeMode
WBR被设定成平常的系统功能模式.
WBRCI
CO
被设定成可以控制核心的输入端()
资料,并且观察核心的输出端()反应.
WBRWFO
WFI
被设定成可以控制端资料,
并且观察端反应.
控制使及的输出资料为安全值
().
COWFO
SafeValue
上一个主题所提的,是整个应该有的操作模式,接著我们要讨论,
单一个应该要有的行为,一个的操作模式,是一连串
的行为.
应有的几个行为:
:意思是测试资料在里搬动,资料由的传
出去,进到下一个的.
:这是一个选用的行为,如果我们所作的有两层(或以
上),一层为,另一层为,资料要先送到
之后才能作用,所以就需要有这个行为.
WBR
WrapperCellWBR
WrapperCell
WrapperCell
WrapperCellWrapperCellCTO
WrapperCellCTI
WrapperCell
ShiftStageUpdateStage
UpdateStage
Shift
Update
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TransferUpdateStageShift
Stage
CaptureWrapperCellCFIWrapperCellShift
Stage
Apply
WrapperCell
IFApply
OFApplyWrapperCell
WFO
()IEEEP1500
WrapperCell
IEEEP1500
WrapperCellDelay
:这也是一个选用行为,可把的资料,送回
中.
:意思是把的端的资料抓进
中的暂存器.
:当测试资料都读入后,要把资料送给核心或下一个核心的测试界面
时,就需要这个行为,在这个行为前,资料都只是在中
而已.当是在模式时,这行为使得测试资料送到核心设计
中;若是在模式,则行为使得测试资料由的
送出.
八,测试界面单元的范例:
这边我们将提出一些测试界面单元的范例,只要可以达到
所规范的模式及行为即可,没有一定的做法,使用可以自行设计
最符合自己需要的,也许是面积最小的,或是最小的.
图八的范例中,左边这一行的为一个暂存器的,右边那一
行的是有两个暂存器的,下面这列的是有安全输入(
)的.不管是哪种形式,都一定有四个主要的端点:,
,,.一个暂存器的需要有及的行为
(图中所示为);两个暂存器的,在中的暂存器
则需要有,,的行为(图中所示为),在
中的暂存器则需要有的行为(图中所示为).
WrapperCell
WrapperCellSafe
InputWrapperCellCFI
CFOCTICTOWrapperCellShiftCapture
SCWrapperCellShiftStage
ShiftCaptureTransferSCTUpdate
StageUpdateU
""
""
""
CTO
SC
CTI
CFI
CFO
CTO
SC
CTI
CFI
CFO
Safeinput
CFO
CTO
SCT
CTI
CFIU
Safeinput
CFO
CTO
SCT
CTI
CFIU
图八:的范例WrapperCell
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图九是一个最简单的的电路图,只用到一个暂存器及两个
多工器,但相对的它所提供的功能也最少.
九,结论:
在的设计中,我们常会使用不同设计者来源的核心,测试界面这时
就扮演一个重要的角色了,因为他让这些不同来源的核心,可以在一颗
里整合起来测试.图十所示为一个含有的核心设计,他利用
来送资料给,其它端点则都包覆一个.图十就是
图二中,包覆著测试界面核心的放大图,把图十代入图二里,就是整个加有
测试界面的系统晶片概观.
WrapperCell
()
SOC
SOCScan-Chain
TAMScan-ChainWrapperCell
IEEEP1500
CFI
CTICFOCTO
Core
Mux
0Mux
0
Reg
图九:最简单的电路图WrapperCell
P1500Wrapper
WBY
WIR
Wrapper
Boundary
Register
Wrapper
Boundary
Cell
WSI
WSO
OptionalTAMTAMinTAMout
WIPControls&Clock
SelectWIR
Core
Logic
图十:IEEEP1500WrappedCore
希望这篇文章可以让大家对测试界面有初步的认识.IEEEP1500
设计服务组黄信融hjhuang@cic.edu.tw
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()
[1]Y.Zorian,E.J.Marinissen,andS.Dey,Testingembedded-corebased
systemchips,in),pp.130143,Oct.1998.
[2]IEEEP1500StandardforEmbeddedCoreTest(SECT)WebSite.
http://grouper.ieee.org/groups/1500/.
[3]E.J.Marinissen,Y.Zorian,R.Kapur,T.Taylor,andL.Whetsel,Towardsa
StandardforEmbeddedCoreTest:AnExample,in
),(AtlanticCity,NJ),pp.616627,IEEE
ComputerSocietyPress,Sept.1999.
[4]Y.Zorian,E.J.Marinissen,andS.Dey,TestingEmbedded-Core-Based
SystemChips,r,vol.32,pp.5260,June1999.
[5]Y.Zorian,TestRequirementsforEmbeddedCore-BasedSystemsandIEEE
P1500,in),
(Washington,DC),pp.191199,IEEEComputerSocietyPress,Nov.1997.
[6]E.J.MarinissenandY.Zorian,ChallengesinTestingCore-BasedSystem
ICs,e,vol.37,pp.104109,June1999.
[7]L.Whetsel,CoreTestConnectivity,Communication,&Control,in
),(Washington,DC),
pp.303312,IEEEComputerSocietyPress,Oct.1998.
[8]Y.Zorian,E.J.Marinissen,andS.Dey,TestingEmbedded-CoreBased
SystemChips,in),
(Washington,DC),pp.130143,IEEEComputerSocietyPress,Oct.1998.
[9]E.J.Marinissen,S.K.Goel,andM.Lousberg,WrapperDesignfor
EmbeddedCoreTest,in
十,参考资料:
"
"
""
"
"
"
"
"
"
"
"
""
"
"
"
"
Proc.Int.TestConf.(ITC
ProceedingsIEEE
InternationalTestConference(ITC
IEEECompute
Pro-ceedingsIEEEInternationalTestConference(ITC
IEEECom-municationsMagazin
ProceedingsIEEEIn-ternationalTestConference(ITC
ProceedingsIEEEInternationalTestConference(ITC
ProceedingsIEEEInternationalTest
DFT&MPC@CIC
CIC
MPCEDA
2010
(Design-for-Testability)
Full-ScanPartial-Scan
(LogicBIST)
EmbeddedMemory(Memory
BIST)CICDFT
SynopsyssolutionSyntest
solutionSyntest
ToolMemoryBIST
CIC92
FaultCoverage,FC
Timingspec.
90%
FCLatchEmbedded
MemoryATPGToolpattern
95%DesignEmbeddedMemoryRAMRAM
MemoryBIST
DFTIC
长久以来提供学术界良好之积体电路设计环境,与晶片制作服务
采方式,近年来陆续引进了多家公司的产品.随著制程技术的
进步,单一晶片所能容纳的逻辑闸数量大大的增加,晶片所能提供的功能也
愈来愈广.然而在设计复杂度急遽增加之际,伴随而来的便是对设计方法的
冲击,以及如何完整有效地测试所设计的晶片.由於制程技术的持续进步,
制造每一颗电晶体的成本也不断地在减少,然而测试每颗电晶体的成本却不
会因此而减少,反而因为在晶片中所容纳电路的复杂度日益增加下,测试每
颗电晶体的成本有增加的趋势,若不采取适当的解决方法,测试的成本将在
年左右会超过制造成本.
有鉴於此,在设计初期便需要考虑良好的测试解决方案,也就是所谓可
测试性设计.一般的可测试性设计针对数位逻辑电路
所使用的方式主要分为全扫描(),部份扫描()和内
置自测,其中又以全扫描为最普遍,针对内嵌入式记忆体
()电路,所使用的方式主要为内置自测
.目前针对数位逻辑电路提供两种设计流程:一个是使用
的软体建立的,另一个是使用公司的软体建立的
.针对内嵌入式记忆体所提供的方案是利用公司所提供的
来产生电路.
预计在年度的前瞻性晶片制作申请案件,都必须提供电路测试故
障涵盖率()的报告,以了解测试的成本与品质.针对数
位逻辑部分,原则上使用全扫描,除非有特殊考量(如无法满
足)才使用部分扫描,同时故障涵盖率初步要求为,未来将依推广情形
逐步提高的要求.一般单纯的同步数位电路,在不使用与
的情况下,以目前的所产生的其故障覆盖率可以轻
易超过.若中有使用到不论是或,则
使用内置自测()来提升测试品质.本中心希望藉此推广
概念,并提升设计技术,更能降低生产成本提高竞争力.
()
设计服务组
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设计服务组陈正斌jbchen@cic.edu.tw
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技术推广组
积体电路()为通讯,资讯及消费性电子等产业朝向数位化,体积
微小化之关键性零组件,许多产品将陆续以的方式实现.系统单晶片
化()后,零件数目减少使得印刷电路板成本降低,且整体系统的功率
消耗减少,使得电池的使用时间增加,晶片内之处理器核心元件,内嵌式记
忆体元件,类比讯号处理元件,及特定应用电路间,也因讯号路径缩短而提
升功能,因此,在讲求功能高,体积小,电力省及价格低的高科技市场竞争
下,单晶片系统成为整合科技中最具关键性的技术.许多知名半导体垂直
整合制造商,供应商,特定用途供应商也纷纷投入发展的行
列.到底在半导体市场上会有多少的产值呢 根据的整理资料得
知,年之为,为
.的功能愈见提升,应用范围亦渐扩大,使其单价呈水涨船高的
局面;年之为.整体产值成跳跃式成长,
年达到亿美元以上之后,在年之后达到亿美元以上的产值.
由的预测趋势可得知在一个晶片上可实现的电晶体数目是以
复合年平均成长率来成长,主要的原因是半导体制程技术的线幅持续的
缩小,使单一晶片内可容纳更多的电晶体,然而设计生产力却远远落后
制作能力,仅以复合年平均成长率成长,充分显现了设计需再加
强.为提升设计的能力,必须在设计的策略和流程上有更新的方法,同时
在设计环境上也必须仰赖更有效率的辅助设计软体.重复使用是缩短
设计时程的方案,由於各类标准已陆续完成,现阶段许多公司要求将以
往开发及待开发的晶片依据标准设计,方便进行设计时,可提高重复
使用率.由於积体电路高度集积化,积体电路设计技术需要更多的技术与人
力资源,除了需要公司本身重复使用外,还需藉由技术共享与合作,来缩
短产品开发时程.
因此,不但是影响设计时程相当重要的一项因素,也是能否成功
的因素之一.有鉴於此,本次会议将第二与第三天分别定为与
,藉以讨论相关议题.
在无止境的要求快速,便宜,体积小的电子产品情况下,特别是快速成
长的消费性与通讯市场,设计的复杂度将持续增加,因此,提供的
技术将会在复杂的矽晶片上占有一份重要的地位,这些包含了内嵌式的
处理器与记忆体到混合讯号介面电路.结果,技术成为半导体工业成长最
快速中的一部分,以克服困难的实体设计,自有设计工具与设计方
法.
IC3C
3CSOC
SOC
3C
IPCoreICSOC
SOCITIS
1999~2004TotalRevenueCAGR37.6%TotalUnitsCAGR
19.1%SOC
1999~2004ASPCAGR15.6%SOC
20011002004300
Sematech
58%
IC
IC21%IC
IC
IP
SOC
SOCIP
IP
SOC
IPSOC
DATEIPDAY
SOCDAY
3party
IPIP
IP
knowhow
IPDAY
rd
DATE02在巴黎
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IPIP
fablesschiplessARMMIPS
IP
BusinessModel
Y.ZorianIP
GartnerDataquestJ.TullyIP
2000IPLicense65%
Loyalty21%Service/Maintenance14%IP
LoyaltyIP
IPIP
ImplementationandCustomerSatisfactionAH&HV.Essi
IPBusinessModel
IPIPIP
IPproviderIPIP
IPSOCSOC
ChipIdeaRomeIP
testchipIP
IPVirageLogicRatford
4SSelectionmemorytypeSpecificationSiliconSupplier
4S
IPIP
IPRomeRatford
IPhard
coreIPsoftcore
ARMPhillips---
的重要性造就了新兴产业,希望藉由设计重复使用的观念将
的产业往前推升到所谓的产业,如国外的与,与国
内的智原与创意等,都希望能在这个产业抢得先机,站稳市场主流地位.这
样的产业处女地,机会最大,相对的风险也最大,如何建立一个好的事业
模型()就相当重要了,否则将会是最早刹羽而归的.针对
这个议题,由教授主持,并由其他产业相关人员列席针对这个议
题发表意见,如的就统计数字来说明产业创业为
艰的情形,在西元年时,全球事业收入以费用最高,其次
是的,最后是的.这意谓著想要经营事
业,必须要有过几年苦日子的心理准备,因为希望以量来扩增营业收入的
只占了五分之一,而授权到客户手中后,经过设计,验证,试产,
与量产后,通常是一年以后的事情了,如果在整个计划执行过程中出现的问
题,那麼撒网之后要等丰收的时程就要延后了.因而,产业必须是『
』的如是说.
虽然与会的人士都承认没有人可以定义怎样的才是正
确的,但是建立新的,增加的附加价值,扩大的产品与应用层面并且
协助客户设计才有成功的机会.
在端的课题如何是建立事业模式,在客户端则是如何选取
正确的,以便早日完成设计与量产工作.以的广泛定义而言,中
至少应该含有:内嵌式处理器,记忆体,混合讯号介面电路与数位功能区
块.的提出类比选择的主要考量点为:在使用的制程中已经
有可供验证,具有完整测试报告,有量产纪录,提供整合的服务与
量产测试报告.在记忆体的选择问题上,的除了提出
(),,,四项原则之
外,更具体的说明的决定过程,以便能够找到最佳化(面积,耗电,速
度),可靠,弹性与适用各种主要制程的记忆体.由於记忆体与类比
比较具有共通性,因此,与两位提出的准则中都包含了量产
的指标与其测试报告(如良率与可靠性),另外还要支援多种不同的制程.
至於,数位电路的(内嵌式处理器与数位功能区块)除了少数是以
的方式呈现之外,大部分的数位电路皆是以的方式进行授权,
因此其重点在於功能的正确性,速度,可测试性上与开发环境的完整性.虽
然如此,的倒是提出这样的建言,提供各位做参考「选择你
一到两个所熟悉的内嵌式处理器,然后将他们发挥到极至」.
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SOCDAY
制程技术的持续进步,系统复杂度与性能的持续增加,与严格耗电规格
的限制使得互连线的问题成为设计障碍的因素之一.设计技术的革新将
由有能力开发新架构,支援设计方法与工具的人来主宰,藉此才能整合复杂
的区块到单一晶片中.这一天主要的探讨主题将在设计的主要问题,与未来
五年设计架构与方法的走向.除此之外,亦将讨论未来工具的方向与解
决方案.
就从设计间隙()来说吧,设计能力正以每年的比例
落后於制造能力,如何补足这样的设计间隙,就成了研究人员追逐的目
标.而由於的推动,未来将会有超过的设计时间将花在与
上,的重复使用让电路设计工程师将原有的电路设计工作转成
品质的验证与间互连线的验证.为了缩短设计间隙,未来将会需要
「,(),
,」.
晶片中包含了内嵌式处理器,记忆体与相关逻辑与类比介面电路,
这些区块中有的是使用用过的(如处理器与记忆体),有的则是新设计的
逻辑区块,根据在的统计与预测资料显示,年的记忆体使用面
积将达,重复使用的电路区块只占,其余的将是新设计的电路;
到年时,使用记忆体的面积将占全部面积的,而重复使用的电路只
占,其余的则是属於新设计的电路;到年时,各项比例为,
,.从这些数字我们可以看到高度整合的晶片中,记忆体占有的
面积是最多的,也主宰了晶片的各项成本.这样的结果让我们推想到,
拥有高品质的记忆体技术与轫体技术将会是下一世代的赢家.
制程技术的持续进步,将来面临的设计是包含数目的奈米电晶
体,挑战也接踵而至,如达到的低功耗,欧元单晶片的低单
价,整合与等高速电路,设计时一并考虑包装因素,甚至是
的电源管理等.虽然在技术层次上的挑战很多,但是不可讳言的,这
些挑战都需要由人(设计工程师)来面对,如何培育具有设计能力(硬
体或是轫体)的工程师,便成了克服未来挑战的决定点,也是所戮
力以求的.
SOC
EDA
DesignGapIC37%
IC
IP50%verification
validationIP
IPIP
Property/ModelCheckSimulation/Emulationvirtualprototyping
ConstraintPropagation/FunctionCoverageAutoDocumentGeneration
SOC
IP
ITRS20002002
52%16%32%
201190%
6%4%201494%
4%2%SOC
SOC
IPIPSOC
SOCGiga
100MOPS/mw1/
DSPRFOS
driven
SOC
SOCCIC
总结
技术推广组谢永瑞array@cic.edu.tw
技术推广组
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国科会国家晶片系统设计中心(简称)设立宗旨为「培育积体电路
晶片及系统设计人才,提升积体电路晶片及系统设计技术」,期能强化我国
积体电路晶片及系统设计能力.主要任务包括:晶片制作及测试,设计技术
研发与支援,人才培训等.
因积体电路设计方面的人才需求孔急,以及应科学园区多家厂商之邀
请,拟为各公司之新进工程师开设「积体电路设计」相关课程,欢迎大家踊
跃报名参加.本次训练课程基於人力上之限制,预计先开设
及等七门积体电路设计课程,课程内容是针对
工业界需求来进行设计与安排,适合研究单位及产业界之新进工程师或对积
体电路设计有兴趣人员参与.未来将视研究单位及产业界之需求,增开
其他积体电路设计相关课程.若您想进一步了解,可上网浏览网站,
网址是.
上课时间:(各课程时间请参阅)
上课地点:训练教室,新竹市科学园区展业一路一号一楼.
(位置图,详见网址之中心简介)
招生对象:各研究单位或公司之积体电路设计工程师,布局工程师或相关人
员.
报名时间:,名额有限请尽早
报名.
报名方式:请先上网站确认有无名额.确认后若尚有名额,再以电话报
名不接受传真及报名,并於报名后三天(包括报名当
天)内划拨且将划拨收据连同报名表传真回,才算报名完
成.如在三天内未收到划拨收据传真,将取消您所报课程.
报名专线:,刘惠甄小姐.
费用:请参阅训练课程时间表(费用含讲义)
付款方式:请用邮政划拨缴款,户名:工业技术研究院晶片中心,帐号:
上课证明:各课程凡未缺席者,於课程结束后一个月内会寄发上课证明.
其他:本中心免费提供午餐,茶水及咖啡.
训练课程网址:
CIC
LogicIC
DesignFull-CustomICDesign
CIC
CICCIC
CIC(A)
:www.cic.ed.tw
CIC
(E-Mail)
CIC
CIC
19106591
9:00~17:00
(03)5773693*144
训练课程时间表
自月日星期二起至各课程开课前一星期止49()
www.cic.edu.tw
http://www.cic.edu.tw/training/index.html
九十一年度五月份工业界积体电路设计训练课程
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Apr2002
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训练课程时间表
课程代号课程名称(名额限制)上机上课日期地点讲师费用(NT$)
IC01
IC02
IC03
IC11
IC12
IC14
IC21RFCMOSICDesignFlow(25)
Nyquist-RateA/DConverterDesign(25)
LayoutImplementation(Virtuoso)(25)
HSPICE(25)
LogicSynthesis(25)
VerilogHardwareDescriptionLanguage(25)
Cell-basedChipDesignConcepts(25)N
Y
Y
N
Y
N
N
5/8共一天
5/145/15,共二天
5/225/235/24,,共三天
5/9共一天
5/165/17,共二天
5/205/21,共二天
5/275/28,共二天
教室A
教室A
教室A
教室A
教室A
教室A
教室A
黄俊铭
黄俊铭
杨智乔
林俊宾
谢远达
谢晋升
林哲煜
2,000
4,000
6,000
2,000
4,000
4,000
4,000
1.Cell-basedChipDesignConceptsIC01A
Cell-basedChipDesign
(1)Overview(2)HDLModelingandSimulation
(3)HDLSynthesis(4)PhysicalDesignandVerification
2.VerilogHardwareDescriptionLanguageIC02A
IEEEStd.1364-1995VerilogHDLSyntaxSemantic
LanguageConstruct
(1)Overview(2)VerilogSupportforStructuralModeling
(3)VerilogSupportforBehavioralModeling
(4)VerilogSupportforDesignVerification
(5)CaseStudy
(),教室,讲师:黄俊铭
学员基本要求:大专资讯,电子相关科系
课程目的:了解流程及各主要设计步骤的工作原理及特性
课程大纲
(),教室,讲师:黄俊铭
学员基本要求:大专资讯,电子相关科系
课程目的:了解标准中所制定的与,进
而学习如何利用这些来设计数位系统.
课程大纲:
:
3.LogicSynthesisIC03A
VerilogHDL
VerilogHDL
SynopsysVerilogHDL
Testing
SynopsysDFTCompilerScanSynthesis
(1)IntroductiontoLogicSynthesis
(2)HDLCodingStyleforSynthesisLabTime(1)
(),教室,讲师:杨智乔
学员基本要求:认识基本语法
课程目的:介绍逻辑电路合成的基本知识,及如何用撰写有效率可合成
之电路;并以为实习工具,导引学员如何将自已的
设计,根据电路环境条件及所需之速度,面积及功率,进行电路合成最佳
化.最后,会依据合成后所产生的报告,分析及讨论电路合成之结果,针
对不符要求之处寻求解决方法.另外,在本课程后面,我们会介绍
相关基本知识及如何使用来完成.
课程大纲:
(3)DesignConstraintSetting
(4)DesignOptimization
(5)ReportandAnalysisLabTime(2)
(6)DFTRelatedKnowledge
(7)ScanSynthesisandCaseStudyLabTime(3)
课程简介
技术推广组
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4.HspiceIC11A
HSPICE
(1)(2)
(3)(4)
(5)
(6)
(7)
5.LayoutImplementationVirtuosoIC12A
,
CadenceVirtuosoLayoutEditorDiva,
(1)IntroductionofTechnology(2)BasicLayoutConcept
(3)LayoutandDevice
(4)LayoutConsiderationandVerification
(5)PreparingMaskToolingForm(6)LearningVirtuosoSoftware
(7)Lab
6.Nyquist-RateA/DConverterDesignIC14A
,VLSI
,A/DConverter,(
SAR,Algorithm,Flash,2-Step,Pipeline,Flod),(INL,DNL,SNR
),CIC,
12Bits20MHzADC,,
A/DConverter
(1)IntroductionofA/DConverter(2)SpecificationsofA/DConverter
(3)SARA/DConverter(4)Algorithm(Cyclic)A/DConverter
(5)FlashA/DConverter(6)Subrange,2-StepA/DConverter
(7)MultistagePipelineA/DConverter
(8)FoldingandInterpolationA/DConverte
(9)SimulationofA/DConverter
(10)LayoutTechniqueofA/DConverter
(11)MeasurementofA/DConverter
(12)ResearchTopic:HighSpeedandHighResolutionA/DConverterDesign
7.RFCMOSICDesignFlowIC21A
H-SpiceLayout
CMOSbaseband
CMOS
CMOS
(1)BasicconceptsinRFdesignRFICdesignflow
(2)CharacteristicsofpassiveICcomponentsandMOSdevicephysics
(3)Hspiceandthereforesimulator
(4)LayouttechniquesforRFICthereforetesting
(5)LabLNAdesign
(),教室,讲师:林俊宾
学员基本要求:电子学,电子电路
课程目的:介绍电路模拟的基本原理及在电路模拟的基本应用,描述格式及其
特性.展示电路模拟的操作,常见的收歛问题及可能的解决途径.
课程大纲:电路模拟的基本原理元件模型简介
电路描述格式及输出指定分析的种类与指定
收歛与电路模拟
电路模拟的应用基本数位电路的特性分析
电路模拟的应用类比电路设计
()(),教室,讲师:谢远达
学员基本要求:电子学
课程目的:本课程由积体电路制程概念进而介绍制程相对元件,元件相对布局的关
系,藉由实际的制程资料来说明积体电路布局的设计切入,并搭配
公司提供的与软体来实作电子元件的布
局与布局验证,以期使学员具布局概念与设计基础.
课程大纲:
(),教室,讲师:谢晋升
学员基本要求:电子学观念及类比积体电路相关课程
课程目的:透过本课程学员可以学到的规格架构包括
模拟方法包括的模
拟布局及在环境的量测方法等另外,在课程的最后一章节有一高速度
高解析度的设计讨论及一的模拟例子透过此范例学员可
更了解的设计流程.
课程大纲:
(),教室,讲师:林哲煜
学员基本要求:熟悉语法与操作,以及概念
课程目的:制程应用於数位电路及类比电路之技术已相当成熟,为了
达到系统晶片整合的目标,射频前端采用制程是目前趋势所在.本
课程介绍制程之高频积体电路设计流程,内容涵盖设计,模拟,布
局与测试等部分,使学员具备射频电路部分自设计至最终量测流程之整体
概念.
课程大纲:
:
技术推广组刘惠甄huyjen@cic.edu.tw
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25
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招兵买马
诚徵
设计研究人员工程师
数位,类比,,晶片设计
电子,电机,资讯相关科系硕士或博士毕业
意者请备履历自传及学经历证件影本并注明应徵项目迳寄:
新竹市科学园区展业一路号楼晶片中心谢秉璋先生收.
合者约谈,恕不退件.
:
IC/
IPSOC
30011
行政组
行政组谢秉璋hpc@cic.edu.tw
Apr2002
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布局技术研讨会报导
头条新闻
技术论坛
晶片实作组讯息
技术推广组讯息
行政组讯息
本期摘要
2002国家晶片系统设计中心晶片制作成果发表会报导
行政院国家科学委员会国家晶片系统设计中心
NationalScienceCouncilChipImplementationCenter
发行人:李镇宜编辑群:技术推广组
招兵买马
设计服务组讯息
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九十一年度五月份工业界积体电路设计训练课程
DATE02在巴黎
DFT&MPC@CIC
IEEEP1500简介
布局技术研讨会报导
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2
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由本中心()及财团法人思源科技教
育基金会所主办的「布局技术研讨会」於
年月日(六)假国立交通大学光复校区
电子与资讯研究中心国际会议厅举行.很荣
幸地,本中心邀请到目前任职於旺宏电子
的副总经
理李荣淇先生,联咏科技
的经理刘兴志先生及矽拓科技总经
理林正松先生,当天与会情况热烈,座无虚
席.
由於布局是在设计产业中相当基本的任
务,也是设计的根本与影响整个成败的重
要因素之一,而全手动布局()
又是布局中的最根本,举凡记忆体电路,逻
辑元件电路,类比电路,电路绝对少不了
它,尤其是制程技术的精进让的电路得以
实现的今日,布局的技术更形重要.故本研
讨会即在让国内设计产业扎根,并培养足
够的布局人才,因此,特别邀请有相当多
实作经验的三位业界专家为国内设计产业
的扎根奉献.其主题有「
」,「
」及「」,对
布局技术有实质的帮助.即使当天是例假
日,会后仍有相当多对於布局技术有兴趣的
业界同仁向每一场主题的讲师提出问题并讨
论请益之.
CIC
91323
Layout&ToolingServiveDepartment
LayoutEngineering
Department
IC
ICIC
FullyLayout
RF
GHz
IC
IC
IC
FullyLayout
EngineeringPracticeforMixedSignal
LayoutTheArtofAnalogLayout
此次报名参与研讨会的人数包括学术界
的人,其中相关领域的教授位,产业界
同仁人加上赞助厂商及中心研究人员约
人,合计共人.由於本次研讨会报名的情
况相当的踊跃(业界个名额在开放报名的
分钟后即额满,而在报名资料整理后取消
与会资格并重新开放的业界名额更是在系
统所显示的短短秒钟后额满),而碍於场
地限制之关系,因此无法让来不及报名的人
10031
7030
200
70
30
22
10
头条新闻
李荣淇先生
刘兴志先生
林正松先生
与会资格并重新开放的业界名额更是在系统所显示的短短秒钟后额
满),而碍於场地限制之关系,因此无法让来不及报名的人参与此次盛会,
为此本中心深感遗憾与歉意,也许有机会在布局技术方面,本中心还会举办
针持与踊跃
参究及产业
的,搭起产
学
2210
对某项的主题作深入探讨与经验传承的研讨会,届时敬请大家支
与.举办优质的研讨会是本中心的任务之一,未来将会视学术研
趋势与需求继续举办各项研讨会,让学术界工业界能够同时参与
交流的桥梁.
技术推广组郭一斌kip@cic.edu.tw
2002国家晶片系统设计中心晶片制作成果发表会报导
由本中心()所主办的「国家晶
片系统设计中心晶片制作成果发表会」於月
日(四)假国立交通大学光复校区电子与资
讯研究中心国际会议厅举行.很荣幸地,本中
心邀请到交通大学电子与资讯研究中心主任彭
松村教授,交通大学电资学院院长吴重雨教
授,台湾大学陈良基教授,清华大学吴诚文教
授,淡江大学郑国兴教授,国科会工程技术发
展处潘敏治先生及本中心李镇宜主任一同参加
开幕及颁奖仪式并予勉励致词.
李主任在会场致词中引述之音中
三朵花之意涵(,,)来
勉励,并增加「」更具其意义及精
髓,因为就是藉由所著重之「」的精
神来从事教育推广及设计环境的建立,让学校
有一个很好的设计环境来从事教育工作,进而
提升整个产业水准.彭松村教授觉得在历
经风风雨雨后,在此时一起来共同见证这一年
丰收的成果,更是别具意义!陈良基教授也勉
励所有设计者「!自己!」.而
吴重雨教授更期勉在未来能继续举办成果
发表会,尤其奖项可以再多一点,以鼓励大家
能努力去设计,并且也要让一般社会大众都知
CIC2002
4
11
FM97.5IC
ICICareICanIChange
CICICreate
CICCreate
CIC
JustdoitTrust
CIC
SCCNEW18
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本中心李镇宜主任
交通大学电子与资讯研究中心主任彭松村教授
头条新闻
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4
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道,让设计深入日常生活中;其次在未来十
年中,随著「矽导计画」中「晶片系统国家计
画」的推展,能带领晶片设计起飞,并成
为晶片设计领域中的佼佼者.
设计的技术水准,对於设计经验的交
换有相当的助益.
在开幕致词之后,紧接著是进行颁奖的仪
式,其得奖的同学及设计主题如表一及表二,
而在结束整个开幕仪式及颁奖后,便随即展开
获选为优良晶片设计的发表,而在发表会中还
包括於年度提供予学术界设计使用之
制程介绍;除此之外,会场还有获选为
佳作晶片设计的海报展示,并安排设计者於现
场解说,与参观者共同讨论,相互激荡.另
外,此次的成果发表会还邀积体电路产业相关
厂商参展,以促进学研界人力与产业界的交
流.如从事设计的力原通讯,合邦电子,松
翰科技,凌越科技,华矽半导体,联发科技,
大紘科技,矽拓科技,钰创科技及凌阳科技
等,与其他软硬体厂商如全球联合通信,宏太
科技,益华电脑,乔鼎资讯,华腾科技,爱尔
兰商明导公司及向网科技
等,各参展厂商不但介绍自己公司的业务与人
力需求,而且也藉此了解学术界设计的技术
水准,对於设计经验的交换有相当的助益.
IC
CIC
ICIC
CIC91
GaAs
IC
(MentorGraphics)
IC
IC
交通大学电资学院院长吴重雨教授
台湾大学陈良基教授
上二图为当天厂商参展及展示会场情形
类别RF
RFRFRFDDDAAAA
主题
W-频段次调谐二极体混波器研制
5.2GHz射频前端电路
20~40GHz具有通响应之串接式放大器
电感,变压器和之研究Balun
2.5GbpsCMOS的资料序列传输器
通讯数位讯号处理器之设计与实作
可程式化延迟锁相回路式倍频器
以比较器为基底的低压类比阶级滤波器
新型使用双载子电晶体矽视网膜之新型圆周运动侦测器
混合模组同步延迟复制
同步光纤网路接收器之时脉追踪式资料回复电路
学校系所
台湾大学电机所
台湾大学电机所
中正大学电机所
清华大学电子所
中央大学电机所
台湾大学电机所
中山大学电机系
成功大学电机所
交通大学电子所
台湾大学电机所
台湾大学电机所
刘深渊
刘深渊
吴重雨
刘滨达
王朝钦
阙志达
陈巍仁
龚正
张盛富
刘深渊
瞿大雄
指导教授
陈尚斌
孙志豪
林俐如
洪玉城
佘宪治
黄元豪
翁盟智
杨濠瞬
陈佳良,刘政成
唐志淳
黄裕津
设计者
表一,优良晶片设计
注:RFRFICDDigitalICAAnalogIC:;:;:
表一,佳作晶片设计
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类别RF
RFRFRFD
主题学校系所
中兴大学电机所
台湾大学电机所
台湾大学电机所
交通大学电子所
交通大学电机所
成功大学电机所
中山大学电机系
中央大学电机所
台湾大学电子所
台湾大学电机所
台湾大学电机所
指导教授设计者
RFRFDDDD
DCto6GHz高增益宽频放大器
2-12GHz宽频回授放大器研制
94GHz共面波导三倍频器
压控振荡器
正交输出信号的频率合成器
使用非线性电容补偿方式之线性化功率放大器2.4GHzCMOS
适应性更新周期的动态随机存取记忆模组
NRZ时脉回复应用於多晶片相位同步
移动估计晶片设计
具有形状适应能力之二维离散余弦转换处理器
使用提升式结构之二维条状式形状适应离散小波转换处理器
瞿大雄黄裕津
孟庆宗吴宗翰
王晖
高曜煌
林坤佑
石文国
高曜煌吴丕安
庄惠如颜呈机
王朝钦邱自强
苏朝琴张家祥
陈良基
陈良基
陈良基
赵维民
曾博志
黄朝宗
交通大学电机所
交通大学电机所
中央大学电机所
DDA
一个的全数位低抖动时脉产生器40MHz~540MHz
应用於无线多媒体传输以余弦函数转换为基础且抗错误的
位元层压缩编解码器
2.5Gbps之雷射二极体驱动电路
李镇宜
李镇宜
黄朝宗
钟菁哲
周世杰姚懿珍,郭俊诚
,林志宪
此次成果发表会所发表的优良设计晶片,是由去年各制程申请制作之各类设
计案共多件所遴选出,在今年一月先邀请各教授自行推荐优良设计晶片共
件,再由学界专家与业界先进对这件推荐案进行评选,从,与
三大类中挑选出件优秀晶片(包括前名优良晶片与名佳作晶片),因
此吸引了相关领域的学术界及业界参与,讨论及分享丰硕的研究成果.原本即
是配合国科会学门规划与产业发展,协助各界进行前瞻性积体电路晶片及系统设
计研究,相信定期举办前瞻性晶片制作成果发表会或相关议题之研讨会,必能推
展积体电路晶片及系统设计之「产,学,研」合作研究,并将学术界之研究成果
落实推广至产业界,进而推动国内外晶片及系统设计相关技术之合作与交流.
60054
54AnalogICDigitalIC
RFIC301119
CIC
技术推广组郭一斌kip@cic.edu.tw
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中央大学电子所
中原大学电机所
交通大学电机所
交通大学电机系
华梵大学电机所AAAAAOC-48光纤接收器之转阻和前级放大器
以制程制作具光补偿的离子场效电晶体及读出电路CMOS
一个具低漏电流高填满系数之格式影像感测器QCIFCMOS
耐高压之结构NMOS
SOI-LDMOSBCD在制程上的研究
陈巍仁吕昭信
熊慎干
吴重雨
吴锦川
林智玲黄全永
郭庭甫
施育全
蒋境升
注:RFRFICDDigitalICAAnalogIC:;:;:
上列图为workshop当天得奖者受奖情形
右方图为workshop
当天活动状况
IEEEP1500简介
前言
系统单晶片,的设计方法已经成为工业界的一个
潮流.在的设计上,为了缩短产品设计的时间,我们常常会使用已经做
好的核心,组合成一个完整的系统晶片,不仅缩短产品的设计时间,
也因为晶片制成技术的进步,可达到更好的效率,更小的面积,且更省电.
就设计的观点看来,就如同使用各别不同的整合到一块电路版一样
,;但就电路测试方面看来,两者的差距就蛮大的
了,主要的不同在於可否单独就一个核心来进行测试.而当我们重复使用一
个已设计好的核心在一个里,我们需要再为这个做一个可测性设
计,以便让未来整个晶片做好后,可以就每个来测试.但是,如果我们
在设计每个时,就已经把一个标准的测试介面整合到里面,将来我们做
系统单晶片设计时,就不用再为每个核心的测试烦脑了,这就是
所要做的目标.
本文将会介绍
一,系统单晶片的测试:
首先,我们要比较和在测试上的不同点:图一
(System-On-a-ChipSOC)
SOC
(Core)
SOCIC
(System-on-BoardSOB)
SOCSOC
Core
Core
IEEEP1500
IEEEP1500
()
SOBSOC()
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ICDesign
ICManufact
ICTest
ASICDesign
ASICManufact
ASICTest
SOBDesign
SOBManufact
SOBTest
CoreDesignUDLDesign
SOCDesign
SOCManufact
SOCTest
System-on-Board
(SOB)Process
System-on-Chip
(SOC)Process
图一:和在测试方面的比较SOBSOC
SOB
SOC
SOC
1.
2.
SOCCoreproviderCore
userCore
SOC
Scan-chain
BISTtestpattern
faultcoverage
SOC
3.
SOCSOC
Coreterminals
4.
User-definedlogic
的设计上,使用的是已经被各别独立设计,制造,测试过的晶片,再整
合到我们要的系统上,所以我们得以假设所有拿到的晶片都是能正常工作
的,我们要关心的只有这系统整合上有无问题(例如板子上的连线);但在
的设计上,需要整个晶片都设计完成后,才可以去制作,在制作前,所
有的核心都是未经测试的,需要等晶片制作完成后才可以一并测试.
所以在的测试上,会产生如下的新议题:
核心内部的测试:
因为晶片制成的技术演变,元件体积缩小,操作频率提高,使用电压降
低,这些因素使得电路特性越来越不理想化,例如杂讯的影响,讯号的延
迟及干扰,都使得传统的电路测试方法受到考验,发展高品质,低花费的
测试方法将是未来的发展目标.
测试资讯的传达:
在的设计中,分为核心提供者()及核心使用者(
),核心提供者负责设计个别独立的核心设计(),而系统设计
者,即核心使用者会拿这些已设计好的核心来放入他们的设计中.但
这些核心设计中,也许已经包含了一些测试电路(例如,
),还有一些附属於这个核心的测试向量()及错误覆盖
率()等资讯.这些资讯都应该完整且正确地由核心提供者
一并转移给核心使用者,如此核心使用者在完成设计后,才有办法掌
控该核心的测试.
对核心设计的测试控制:
在的设计中,每个核心设计都内崁在这颗的晶片中,我们无法藉
由这颗晶片外面的接脚,来完全存取或控制内部核心设计上所有的对外端
点().但我们能掌握的就是个别核心设计的测试资料,以
及测试机台所控制的晶片对外的输出及输入端,所以我们需要有一个机
制,可以让测试的资料经由晶片的端点,送到某个核心的输入端上,并且
可以把某个核心的输出端资料,都藉由这个机制传送到晶片外部.
整合整个系统晶片的测试及最佳化:
系统晶片上,除了使用已有的核心设计外,还会有一些使用者自己设计的
逻辑电路(),和一些核心相互间的连结电路.当一个
系统设计者要规划这颗晶片的测试时,他会有很多因素要考量(例如
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错误覆盖率,测试电路的额外面积比例,功率消耗,测试效率),所以得
因个别设计的不同,决定一个折衷的方案.
二,的简介:
年秋,的
开始研究讨论有关内崁式核心()测试方面的问题.经
过几次讨论,认为确实有必要建立一个标准来做这方面的规范.年六
月,通过这个申请,正式成为一
个标准规范组织,亦称为()的工作
组织.这个组织将为有内崁式核心的积体电路,定义一个标准的测试方法.
它并不著墨於核心内部测试的方法,系统晶片测试的整合及最佳化上,因为
这些是分别由核心提供者及核心使用者来决定;定义的是,介於
核心提供者与使用者上的两者介面的标准,包含有核心设计测试资讯的传
达,对核心设计的测试控制.期望可以在测试核心设计上,达到随插即用
的方便性.
包含两大部份,一是核心测试语言(,
),另一部份是可变动性的核心测试架构(
).是以标准语言(
,)为基础,再加以延伸以适用於核心的设计;架构上,
并不去规范测试的资料如何进出要测试的核心设计,也不规定测试存取
机构(,).仅规范一个用以包覆在核
心周围的标准测试界面,这界面可以连到一或多个的,用以和外界连
接.接下来我们将仔细讨论这个所定义出来的测试界面.
核心使用者在使用一个核心设计於系统晶片时,他拿到的核心可能是已
经有加上这个标准的测试界面(),称为,
反之则称为.若是核心设计提供者提供的是
,则应该要一起附上相对应的,使用者才知道如何控
制上面的测试界面;若提供的是,也要附上详细
的,使用者可根据该来产生适当的核心测试界面,这种情况使用者可
以把该测试界面跟本来的核心设计,根据自己的需求来作最佳化调整.
三,可变动性的核心测试架构:
()IEEEP1500
1995IEEEComputerSocietyTestTechnologyTechnicalCouncil
(TTTC)embedded-core
1997
IEEEStandardsActivitiesBoardIEEEP1500
StandardforEmbeddedCoreTestSECT
IEEEP1500
(1)
(2)
IEEEP1500CoreTestLanguage
CTLScalablecoretest
architectureCTLIEEE1450StandardTestInterface
LanguageSTILIEEE
P1500
TestAccessMechanismTAMIEEEP1500
TAM
IEEEP1500
WrapperIEEE1500WrappedCore
IEEE1500UnwrappedCoreIEEE
1500WrappedCoreCTL
IEEE1500UnwrappedCore
CTLCTL
()IEEEP1500
""
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图二是使用测试架构的系统晶片示意图,每一个核心外面都
包覆著一个标准的测试界面(),每个核心的测试界
面都经由()和()相连
接.一个被测试介面所包覆的核心,除了本来功能上的输出和输入端,会多
出(),藉此控制测试界面
的操作及传送测试资料.
IEEEP1500
IEEEP1500Testwrapper
WrapperSerialInputWSIWrapperSerialOutputWSO
WrapperInterfacePortWIPandTAM-in/TAM-out
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WSO1WSIN
WrapperControls
P1500WIP
WSONWSI1
SystemChip
Core1CoreN......
FunctionalInputFunctionalOutput
StandardP1500
CoreTestWrapper
StandardP1500
CoreTestWrapper
UserDefinedTestAccessMechanism
TAMSourceTAMSink
TAMinTAMoutTAMoutTAMin
图二:系统晶片中,包含有测试界面的核心IEEEP1500
Core
Wrapper
TAM-In
TAM-Out
WrapperCell
Wrapper
Boundary
Register(WBR)
Wrapper
Instruction
Register(WIR)
Wrapper
Serial
Input(WSI)
WrapperInterface
Port(WIP)
Wrapper
Serial
Output(WSO)
Wrapper
Bypass
WIRWBY
图三:一个被测试界面所覆盖的核心设计
图三可以看到所规范的测试界面包含的元件:
():测试界面指令暂存器可由外部输
入指令,用以决定的工作模式.
:在核心设计的输出,输入端都加上
,以提供测试核心的功能.
():因为所有的核心设计的都是串连在一
起,的暂存器则可提供一个路径,让测试资料绕过当时
没有在测试的核心.
:提供的控制,可由系统晶片上的专门控
制状态机()来产生,用以控制,,.
:输入输出,这是选用的,可以用来加速测试资料的传输.
IEEEP1500
WrapperInstructionRegisterWIR
Wrapper
WrapperCellWrapperBounder
Cell
WrapperBypassWBYWrapper
WrapperBypass
WrapperInterfacePortWrapper
StateMachineWIRBypassWBR
TAMTAM/
'''''
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WBR
WIRCircuitry
P1500SIL
WDRs
WSI
WSO
WIPControls&Clock
WDR/CDR1-N
Bypass
SelectWIR
WrapperorCoreDataRegister
图四:架构IEEEP1500SerialInterfaceLayerSIL()
图四所示为所规范的架构,前面说过的测试界面应该包含
一个,一个,及.除此之外,使用者可以选择性的加入一些
资料暂存器(例如,或是,
).这所有的资料暂存器都可以被选择,用以连接到测试界面的串接
输入端(,)及串接输出端(
,)之间.选择哪个资料暂存器则靠中的指令来决定.
是一个有两层的暂存器,分别为和;是
控制测试界面动作的讯号,是由系统晶片上的一个状态机所产生,下面将会
分别介绍.
P1500SILP1500
WIRWBYWBRs
WrapperDataRegistersWDRsCoreDataRegisters
CDRs
WrapperSerialInputWSIWrapperSerial
OutputWSOWIR
WIRShiftStageUpdateStageWIP
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()IEEEP1500
WrapperInterfacePortWIPP1500SIL
TAM
IEEEP1500WIPWSI,WSO,WRCK,WRSTN,SelectWIR,
CaptureWR,ShiftWR,UpdateWRIEEEP1500
P1500
四,测试界面:
()是一组控制讯号,用来控制及
.
规定的讯号共有
和,如图五所示,每一个加有测
试界面的核心设计都要有这些标准的讯号端,这样在系统晶片测试的观点
上,才可以达到随插即用的目的,而且这些讯号端是专用的,不可与
其它端点共用.
Core
WRSTN
UpdateWR
ShiftWR
CaptureWR
SelectWIR
WRCK
WSO
WSI
Wrapperwith
WIR,WBY,etc.
WIP
Control
&clock
图五:()WrapperInterfacePortWIP
WRCK
WRSTN
WSI,WSO
SelectWIR
CaptureWR,ShiftWR,UpdateWR
:测试界面专用的时脉讯号,用於所有的电路上,包含
,,,及所有在中的选择性资料暂存器.
:测试界面专用的重置讯号,使用范围与相同.
:的串接输入端与串接输出端,依照中的指令及控制
讯号,即可决定哪一个中的资料暂存器,应该被接到与
中间,以进行资料的传输.
:这个讯号主要是为了控制是,或其它的资料暂存器被接到
和间.
:这三个讯号用以控制或是的动
作,我们使用这些讯号搭配,
,及已存在
中的指令,就可以决定出所有的资
料暂存器在该时间内应有的行为.在下
一个单元将有的动作的例子.
五,测试界面指令暂存器():
()是一个串接的指令暂存器,用以存
取测试界面的指令,除此之外也含有一些控制电路,用以控制其它
资料暂存器(例如,,)的行为.
P1500P1500
WIRWBYWBRTAMSIL
P1500WRCK
SILWIRWIP
SILWSI
WSO
WIR
WSIWSO
WIRWBR
WRCK
SelectWIRWIRUpdate
Stage
WIR
()IEEEP1500WIR
WrapperInstructionRegisterWIR
P1500WIR
WBRWBY…
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当我们要更新中的指令时,先把设为,此时已经连接
到及之间,准备好要读入新的指令.当及同时都
为时,新的指令便随著正缘的讯号循续地进入中的
.当新的指令已经进入后,变为,此时这些指令会静止不
动的留在中,中的指令也一样不受到影响,直到我们
把的讯号转为后,下一个负缘的来时,新的指令便由
中的传送到中,之后就会对此指令进行解
读,然后传送新的控制讯号到,,.
也可以进行固定指令的截取,当及同时都为
时,一个使用者事先设定好的固定指令,便会被直接截取到的
中.图六为的一个范例,并没强制规定的样子,只要能
有它规定的行为即可.
WIRSelectWIRHighWIR
WSIWSOSelectWIRShiftWR
HighWRCKWIRShift
StageShiftWRLow
ShiftStageUpdateStage
UpdateWRHighWRCK
WIRShiftStageUpdateStageWIR
WBRWBYCDRs
WIRSelectWIRCaptureWR
HighWIRShift
Stage
WIRIEEEP1500WIR
MuxMuxMuxMuxMuxMux
Captureinput
MuxMuxMux
ShiftWR,CaptureWR
UpdateWR
Instruction
Decoder
WSI
WSO
ShiftStage
UpdateStage
图六:测试界面指令暂存器(,)WrapperInstructionRegisterWIR
()IEEEP1500WrapperCell六,测试界面单元():
首先我们先介绍测试界面单元的架构,如图七:
Wrapper
Cell
Wrapper
WSIWSO
InputCellOutputCell
CFOCFICFICFOCICOCoreWFIWFO
CTO
Wrapper
Cell
CTI
CTI
CTO
图七:测试界面单元的架构
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测试界面单元分为输入型和输出型单元,输入型用於接在核心设计的输入
端,输出型用於接在核心设计的输出端,(也有相对应用於三相端点与双向
端点的测试界面单元).图七显示的为一个核心设计中的一个输入端与一个
输出端,都加上相对应的测试介面单元,原本的(
)被()所取代,而新增加的
测试界面单元则在此之间,在测试时发挥功能,而在平时核心正常工作时将
完全被忽略.
测试界面单元各有两个输入及输出,测试资料走的路径是
(),由外界进出核心的资料,则是走
()的路径.
一个有测试界面的核心,应该要在所有的核心端点上都加上
,除了时脉讯号及一些专门用来测试的讯号端点外.而的行
为将完全受控於中的指令与控制讯号.
七,测试界面单元的操作模式及行为:
有定义出应有的几个操作模式,这些是经由中的指
令来作出模式选择的,整理如下表:
CoreInput/OutputCI/
COWrapperFunctionalInput/OutputWFI/WFO
CellTestInput
/OutputCTI/CTOCellFunctionalInput
/OutputCFI/CFO
Wrapper
CellWrapperCell
WIRWIP
()IEEEP1500
IEEEP1500WBRWIR
包覆
WBR的模式说明
NormalMode
InwardFacingMode(IF)
OutwardFacingMode(OF)
SafeMode
WBR被设定成平常的系统功能模式.
WBRCI
CO
被设定成可以控制核心的输入端()
资料,并且观察核心的输出端()反应.
WBRWFO
WFI
被设定成可以控制端资料,
并且观察端反应.
控制使及的输出资料为安全值
().
COWFO
SafeValue
上一个主题所提的,是整个应该有的操作模式,接著我们要讨论,
单一个应该要有的行为,一个的操作模式,是一连串
的行为.
应有的几个行为:
:意思是测试资料在里搬动,资料由的传
出去,进到下一个的.
:这是一个选用的行为,如果我们所作的有两层(或以
上),一层为,另一层为,资料要先送到
之后才能作用,所以就需要有这个行为.
WBR
WrapperCellWBR
WrapperCell
WrapperCell
WrapperCellWrapperCellCTO
WrapperCellCTI
WrapperCell
ShiftStageUpdateStage
UpdateStage
Shift
Update
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TransferUpdateStageShift
Stage
CaptureWrapperCellCFIWrapperCellShift
Stage
Apply
WrapperCell
IFApply
OFApplyWrapperCell
WFO
()IEEEP1500
WrapperCell
IEEEP1500
WrapperCellDelay
:这也是一个选用行为,可把的资料,送回
中.
:意思是把的端的资料抓进
中的暂存器.
:当测试资料都读入后,要把资料送给核心或下一个核心的测试界面
时,就需要这个行为,在这个行为前,资料都只是在中
而已.当是在模式时,这行为使得测试资料送到核心设计
中;若是在模式,则行为使得测试资料由的
送出.
八,测试界面单元的范例:
这边我们将提出一些测试界面单元的范例,只要可以达到
所规范的模式及行为即可,没有一定的做法,使用可以自行设计
最符合自己需要的,也许是面积最小的,或是最小的.
图八的范例中,左边这一行的为一个暂存器的,右边那一
行的是有两个暂存器的,下面这列的是有安全输入(
)的.不管是哪种形式,都一定有四个主要的端点:,
,,.一个暂存器的需要有及的行为
(图中所示为);两个暂存器的,在中的暂存器
则需要有,,的行为(图中所示为),在
中的暂存器则需要有的行为(图中所示为).
WrapperCell
WrapperCellSafe
InputWrapperCellCFI
CFOCTICTOWrapperCellShiftCapture
SCWrapperCellShiftStage
ShiftCaptureTransferSCTUpdate
StageUpdateU
""
""
""
CTO
SC
CTI
CFI
CFO
CTO
SC
CTI
CFI
CFO
Safeinput
CFO
CTO
SCT
CTI
CFIU
Safeinput
CFO
CTO
SCT
CTI
CFIU
图八:的范例WrapperCell
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图九是一个最简单的的电路图,只用到一个暂存器及两个
多工器,但相对的它所提供的功能也最少.
九,结论:
在的设计中,我们常会使用不同设计者来源的核心,测试界面这时
就扮演一个重要的角色了,因为他让这些不同来源的核心,可以在一颗
里整合起来测试.图十所示为一个含有的核心设计,他利用
来送资料给,其它端点则都包覆一个.图十就是
图二中,包覆著测试界面核心的放大图,把图十代入图二里,就是整个加有
测试界面的系统晶片概观.
WrapperCell
()
SOC
SOCScan-Chain
TAMScan-ChainWrapperCell
IEEEP1500
CFI
CTICFOCTO
Core
Mux
0Mux
0
Reg
图九:最简单的电路图WrapperCell
P1500Wrapper
WBY
WIR
Wrapper
Boundary
Register
Wrapper
Boundary
Cell
WSI
WSO
OptionalTAMTAMinTAMout
WIPControls&Clock
SelectWIR
Core
Logic
图十:IEEEP1500WrappedCore
希望这篇文章可以让大家对测试界面有初步的认识.IEEEP1500
设计服务组黄信融hjhuang@cic.edu.tw
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()
[1]Y.Zorian,E.J.Marinissen,andS.Dey,Testingembedded-corebased
systemchips,in),pp.130143,Oct.1998.
[2]IEEEP1500StandardforEmbeddedCoreTest(SECT)WebSite.
http://grouper.ieee.org/groups/1500/.
[3]E.J.Marinissen,Y.Zorian,R.Kapur,T.Taylor,andL.Whetsel,Towardsa
StandardforEmbeddedCoreTest:AnExample,in
),(AtlanticCity,NJ),pp.616627,IEEE
ComputerSocietyPress,Sept.1999.
[4]Y.Zorian,E.J.Marinissen,andS.Dey,TestingEmbedded-Core-Based
SystemChips,r,vol.32,pp.5260,June1999.
[5]Y.Zorian,TestRequirementsforEmbeddedCore-BasedSystemsandIEEE
P1500,in),
(Washington,DC),pp.191199,IEEEComputerSocietyPress,Nov.1997.
[6]E.J.MarinissenandY.Zorian,ChallengesinTestingCore-BasedSystem
ICs,e,vol.37,pp.104109,June1999.
[7]L.Whetsel,CoreTestConnectivity,Communication,&Control,in
),(Washington,DC),
pp.303312,IEEEComputerSocietyPress,Oct.1998.
[8]Y.Zorian,E.J.Marinissen,andS.Dey,TestingEmbedded-CoreBased
SystemChips,in),
(Washington,DC),pp.130143,IEEEComputerSocietyPress,Oct.1998.
[9]E.J.Marinissen,S.K.Goel,andM.Lousberg,WrapperDesignfor
EmbeddedCoreTest,in
十,参考资料:
"
"
""
"
"
"
"
"
"
"
"
""
"
"
"
"
Proc.Int.TestConf.(ITC
ProceedingsIEEE
InternationalTestConference(ITC
IEEECompute
Pro-ceedingsIEEEInternationalTestConference(ITC
IEEECom-municationsMagazin
ProceedingsIEEEIn-ternationalTestConference(ITC
ProceedingsIEEEInternationalTestConference(ITC
ProceedingsIEEEInternationalTest
DFT&MPC@CIC
CIC
MPCEDA
2010
(Design-for-Testability)
Full-ScanPartial-Scan
(LogicBIST)
EmbeddedMemory(Memory
BIST)CICDFT
SynopsyssolutionSyntest
solutionSyntest
ToolMemoryBIST
CIC92
FaultCoverage,FC
Timingspec.
90%
FCLatchEmbedded
MemoryATPGToolpattern
95%DesignEmbeddedMemoryRAMRAM
MemoryBIST
DFTIC
长久以来提供学术界良好之积体电路设计环境,与晶片制作服务
采方式,近年来陆续引进了多家公司的产品.随著制程技术的
进步,单一晶片所能容纳的逻辑闸数量大大的增加,晶片所能提供的功能也
愈来愈广.然而在设计复杂度急遽增加之际,伴随而来的便是对设计方法的
冲击,以及如何完整有效地测试所设计的晶片.由於制程技术的持续进步,
制造每一颗电晶体的成本也不断地在减少,然而测试每颗电晶体的成本却不
会因此而减少,反而因为在晶片中所容纳电路的复杂度日益增加下,测试每
颗电晶体的成本有增加的趋势,若不采取适当的解决方法,测试的成本将在
年左右会超过制造成本.
有鉴於此,在设计初期便需要考虑良好的测试解决方案,也就是所谓可
测试性设计.一般的可测试性设计针对数位逻辑电路
所使用的方式主要分为全扫描(),部份扫描()和内
置自测,其中又以全扫描为最普遍,针对内嵌入式记忆体
()电路,所使用的方式主要为内置自测
.目前针对数位逻辑电路提供两种设计流程:一个是使用
的软体建立的,另一个是使用公司的软体建立的
.针对内嵌入式记忆体所提供的方案是利用公司所提供的
来产生电路.
预计在年度的前瞻性晶片制作申请案件,都必须提供电路测试故
障涵盖率()的报告,以了解测试的成本与品质.针对数
位逻辑部分,原则上使用全扫描,除非有特殊考量(如无法满
足)才使用部分扫描,同时故障涵盖率初步要求为,未来将依推广情形
逐步提高的要求.一般单纯的同步数位电路,在不使用与
的情况下,以目前的所产生的其故障覆盖率可以轻
易超过.若中有使用到不论是或,则
使用内置自测()来提升测试品质.本中心希望藉此推广
概念,并提升设计技术,更能降低生产成本提高竞争力.
()
设计服务组
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设计服务组陈正斌jbchen@cic.edu.tw
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技术推广组
积体电路()为通讯,资讯及消费性电子等产业朝向数位化,体积
微小化之关键性零组件,许多产品将陆续以的方式实现.系统单晶片
化()后,零件数目减少使得印刷电路板成本降低,且整体系统的功率
消耗减少,使得电池的使用时间增加,晶片内之处理器核心元件,内嵌式记
忆体元件,类比讯号处理元件,及特定应用电路间,也因讯号路径缩短而提
升功能,因此,在讲求功能高,体积小,电力省及价格低的高科技市场竞争
下,单晶片系统成为整合科技中最具关键性的技术.许多知名半导体垂直
整合制造商,供应商,特定用途供应商也纷纷投入发展的行
列.到底在半导体市场上会有多少的产值呢 根据的整理资料得
知,年之为,为
.的功能愈见提升,应用范围亦渐扩大,使其单价呈水涨船高的
局面;年之为.整体产值成跳跃式成长,
年达到亿美元以上之后,在年之后达到亿美元以上的产值.
由的预测趋势可得知在一个晶片上可实现的电晶体数目是以
复合年平均成长率来成长,主要的原因是半导体制程技术的线幅持续的
缩小,使单一晶片内可容纳更多的电晶体,然而设计生产力却远远落后
制作能力,仅以复合年平均成长率成长,充分显现了设计需再加
强.为提升设计的能力,必须在设计的策略和流程上有更新的方法,同时
在设计环境上也必须仰赖更有效率的辅助设计软体.重复使用是缩短
设计时程的方案,由於各类标准已陆续完成,现阶段许多公司要求将以
往开发及待开发的晶片依据标准设计,方便进行设计时,可提高重复
使用率.由於积体电路高度集积化,积体电路设计技术需要更多的技术与人
力资源,除了需要公司本身重复使用外,还需藉由技术共享与合作,来缩
短产品开发时程.
因此,不但是影响设计时程相当重要的一项因素,也是能否成功
的因素之一.有鉴於此,本次会议将第二与第三天分别定为与
,藉以讨论相关议题.
在无止境的要求快速,便宜,体积小的电子产品情况下,特别是快速成
长的消费性与通讯市场,设计的复杂度将持续增加,因此,提供的
技术将会在复杂的矽晶片上占有一份重要的地位,这些包含了内嵌式的
处理器与记忆体到混合讯号介面电路.结果,技术成为半导体工业成长最
快速中的一部分,以克服困难的实体设计,自有设计工具与设计方
法.
IC3C
3CSOC
SOC
3C
IPCoreICSOC
SOCITIS
1999~2004TotalRevenueCAGR37.6%TotalUnitsCAGR
19.1%SOC
1999~2004ASPCAGR15.6%SOC
20011002004300
Sematech
58%
IC
IC21%IC
IC
IP
SOC
SOCIP
IP
SOC
IPSOC
DATEIPDAY
SOCDAY
3party
IPIP
IP
knowhow
IPDAY
rd
DATE02在巴黎
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IPIP
fablesschiplessARMMIPS
IP
BusinessModel
Y.ZorianIP
GartnerDataquestJ.TullyIP
2000IPLicense65%
Loyalty21%Service/Maintenance14%IP
LoyaltyIP
IPIP
ImplementationandCustomerSatisfactionAH&HV.Essi
IPBusinessModel
IPIPIP
IPproviderIPIP
IPSOCSOC
ChipIdeaRomeIP
testchipIP
IPVirageLogicRatford
4SSelectionmemorytypeSpecificationSiliconSupplier
4S
IPIP
IPRomeRatford
IPhard
coreIPsoftcore
ARMPhillips---
的重要性造就了新兴产业,希望藉由设计重复使用的观念将
的产业往前推升到所谓的产业,如国外的与,与国
内的智原与创意等,都希望能在这个产业抢得先机,站稳市场主流地位.这
样的产业处女地,机会最大,相对的风险也最大,如何建立一个好的事业
模型()就相当重要了,否则将会是最早刹羽而归的.针对
这个议题,由教授主持,并由其他产业相关人员列席针对这个议
题发表意见,如的就统计数字来说明产业创业为
艰的情形,在西元年时,全球事业收入以费用最高,其次
是的,最后是的.这意谓著想要经营事
业,必须要有过几年苦日子的心理准备,因为希望以量来扩增营业收入的
只占了五分之一,而授权到客户手中后,经过设计,验证,试产,
与量产后,通常是一年以后的事情了,如果在整个计划执行过程中出现的问
题,那麼撒网之后要等丰收的时程就要延后了.因而,产业必须是『
』的如是说.
虽然与会的人士都承认没有人可以定义怎样的才是正
确的,但是建立新的,增加的附加价值,扩大的产品与应用层面并且
协助客户设计才有成功的机会.
在端的课题如何是建立事业模式,在客户端则是如何选取
正确的,以便早日完成设计与量产工作.以的广泛定义而言,中
至少应该含有:内嵌式处理器,记忆体,混合讯号介面电路与数位功能区
块.的提出类比选择的主要考量点为:在使用的制程中已经
有可供验证,具有完整测试报告,有量产纪录,提供整合的服务与
量产测试报告.在记忆体的选择问题上,的除了提出
(),,,四项原则之
外,更具体的说明的决定过程,以便能够找到最佳化(面积,耗电,速
度),可靠,弹性与适用各种主要制程的记忆体.由於记忆体与类比
比较具有共通性,因此,与两位提出的准则中都包含了量产
的指标与其测试报告(如良率与可靠性),另外还要支援多种不同的制程.
至於,数位电路的(内嵌式处理器与数位功能区块)除了少数是以
的方式呈现之外,大部分的数位电路皆是以的方式进行授权,
因此其重点在於功能的正确性,速度,可测试性上与开发环境的完整性.虽
然如此,的倒是提出这样的建言,提供各位做参考「选择你
一到两个所熟悉的内嵌式处理器,然后将他们发挥到极至」.
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SOCDAY
制程技术的持续进步,系统复杂度与性能的持续增加,与严格耗电规格
的限制使得互连线的问题成为设计障碍的因素之一.设计技术的革新将
由有能力开发新架构,支援设计方法与工具的人来主宰,藉此才能整合复杂
的区块到单一晶片中.这一天主要的探讨主题将在设计的主要问题,与未来
五年设计架构与方法的走向.除此之外,亦将讨论未来工具的方向与解
决方案.
就从设计间隙()来说吧,设计能力正以每年的比例
落后於制造能力,如何补足这样的设计间隙,就成了研究人员追逐的目
标.而由於的推动,未来将会有超过的设计时间将花在与
上,的重复使用让电路设计工程师将原有的电路设计工作转成
品质的验证与间互连线的验证.为了缩短设计间隙,未来将会需要
「,(),
,」.
晶片中包含了内嵌式处理器,记忆体与相关逻辑与类比介面电路,
这些区块中有的是使用用过的(如处理器与记忆体),有的则是新设计的
逻辑区块,根据在的统计与预测资料显示,年的记忆体使用面
积将达,重复使用的电路区块只占,其余的将是新设计的电路;
到年时,使用记忆体的面积将占全部面积的,而重复使用的电路只
占,其余的则是属於新设计的电路;到年时,各项比例为,
,.从这些数字我们可以看到高度整合的晶片中,记忆体占有的
面积是最多的,也主宰了晶片的各项成本.这样的结果让我们推想到,
拥有高品质的记忆体技术与轫体技术将会是下一世代的赢家.
制程技术的持续进步,将来面临的设计是包含数目的奈米电晶
体,挑战也接踵而至,如达到的低功耗,欧元单晶片的低单
价,整合与等高速电路,设计时一并考虑包装因素,甚至是
的电源管理等.虽然在技术层次上的挑战很多,但是不可讳言的,这
些挑战都需要由人(设计工程师)来面对,如何培育具有设计能力(硬
体或是轫体)的工程师,便成了克服未来挑战的决定点,也是所戮
力以求的.
SOC
EDA
DesignGapIC37%
IC
IP50%verification
validationIP
IPIP
Property/ModelCheckSimulation/Emulationvirtualprototyping
ConstraintPropagation/FunctionCoverageAutoDocumentGeneration
SOC
IP
ITRS20002002
52%16%32%
201190%
6%4%201494%
4%2%SOC
SOC
IPIPSOC
SOCGiga
100MOPS/mw1/
DSPRFOS
driven
SOC
SOCCIC
总结
技术推广组谢永瑞array@cic.edu.tw
技术推广组
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国科会国家晶片系统设计中心(简称)设立宗旨为「培育积体电路
晶片及系统设计人才,提升积体电路晶片及系统设计技术」,期能强化我国
积体电路晶片及系统设计能力.主要任务包括:晶片制作及测试,设计技术
研发与支援,人才培训等.
因积体电路设计方面的人才需求孔急,以及应科学园区多家厂商之邀
请,拟为各公司之新进工程师开设「积体电路设计」相关课程,欢迎大家踊
跃报名参加.本次训练课程基於人力上之限制,预计先开设
及等七门积体电路设计课程,课程内容是针对
工业界需求来进行设计与安排,适合研究单位及产业界之新进工程师或对积
体电路设计有兴趣人员参与.未来将视研究单位及产业界之需求,增开
其他积体电路设计相关课程.若您想进一步了解,可上网浏览网站,
网址是.
上课时间:(各课程时间请参阅)
上课地点:训练教室,新竹市科学园区展业一路一号一楼.
(位置图,详见网址之中心简介)
招生对象:各研究单位或公司之积体电路设计工程师,布局工程师或相关人
员.
报名时间:,名额有限请尽早
报名.
报名方式:请先上网站确认有无名额.确认后若尚有名额,再以电话报
名不接受传真及报名,并於报名后三天(包括报名当
天)内划拨且将划拨收据连同报名表传真回,才算报名完
成.如在三天内未收到划拨收据传真,将取消您所报课程.
报名专线:,刘惠甄小姐.
费用:请参阅训练课程时间表(费用含讲义)
付款方式:请用邮政划拨缴款,户名:工业技术研究院晶片中心,帐号:
上课证明:各课程凡未缺席者,於课程结束后一个月内会寄发上课证明.
其他:本中心免费提供午餐,茶水及咖啡.
训练课程网址:
CIC
LogicIC
DesignFull-CustomICDesign
CIC
CICCIC
CIC(A)
:www.cic.ed.tw
CIC
(E-Mail)
CIC
CIC
19106591
9:00~17:00
(03)5773693*144
训练课程时间表
自月日星期二起至各课程开课前一星期止49()
www.cic.edu.tw
http://www.cic.edu.tw/training/index.html
九十一年度五月份工业界积体电路设计训练课程
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训练课程时间表
课程代号课程名称(名额限制)上机上课日期地点讲师费用(NT$)
IC01
IC02
IC03
IC11
IC12
IC14
IC21RFCMOSICDesignFlow(25)
Nyquist-RateA/DConverterDesign(25)
LayoutImplementation(Virtuoso)(25)
HSPICE(25)
LogicSynthesis(25)
VerilogHardwareDescriptionLanguage(25)
Cell-basedChipDesignConcepts(25)N
Y
Y
N
Y
N
N
5/8共一天
5/145/15,共二天
5/225/235/24,,共三天
5/9共一天
5/165/17,共二天
5/205/21,共二天
5/275/28,共二天
教室A
教室A
教室A
教室A
教室A
教室A
教室A
黄俊铭
黄俊铭
杨智乔
林俊宾
谢远达
谢晋升
林哲煜
2,000
4,000
6,000
2,000
4,000
4,000
4,000
1.Cell-basedChipDesignConceptsIC01A
Cell-basedChipDesign
(1)Overview(2)HDLModelingandSimulation
(3)HDLSynthesis(4)PhysicalDesignandVerification
2.VerilogHardwareDescriptionLanguageIC02A
IEEEStd.1364-1995VerilogHDLSyntaxSemantic
LanguageConstruct
(1)Overview(2)VerilogSupportforStructuralModeling
(3)VerilogSupportforBehavioralModeling
(4)VerilogSupportforDesignVerification
(5)CaseStudy
(),教室,讲师:黄俊铭
学员基本要求:大专资讯,电子相关科系
课程目的:了解流程及各主要设计步骤的工作原理及特性
课程大纲
(),教室,讲师:黄俊铭
学员基本要求:大专资讯,电子相关科系
课程目的:了解标准中所制定的与,进
而学习如何利用这些来设计数位系统.
课程大纲:
:
3.LogicSynthesisIC03A
VerilogHDL
VerilogHDL
SynopsysVerilogHDL
Testing
SynopsysDFTCompilerScanSynthesis
(1)IntroductiontoLogicSynthesis
(2)HDLCodingStyleforSynthesisLabTime(1)
(),教室,讲师:杨智乔
学员基本要求:认识基本语法
课程目的:介绍逻辑电路合成的基本知识,及如何用撰写有效率可合成
之电路;并以为实习工具,导引学员如何将自已的
设计,根据电路环境条件及所需之速度,面积及功率,进行电路合成最佳
化.最后,会依据合成后所产生的报告,分析及讨论电路合成之结果,针
对不符要求之处寻求解决方法.另外,在本课程后面,我们会介绍
相关基本知识及如何使用来完成.
课程大纲:
(3)DesignConstraintSetting
(4)DesignOptimization
(5)ReportandAnalysisLabTime(2)
(6)DFTRelatedKnowledge
(7)ScanSynthesisandCaseStudyLabTime(3)
课程简介
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4.HspiceIC11A
HSPICE
(1)(2)
(3)(4)
(5)
(6)
(7)
5.LayoutImplementationVirtuosoIC12A
,
CadenceVirtuosoLayoutEditorDiva,
(1)IntroductionofTechnology(2)BasicLayoutConcept
(3)LayoutandDevice
(4)LayoutConsiderationandVerification
(5)PreparingMaskToolingForm(6)LearningVirtuosoSoftware
(7)Lab
6.Nyquist-RateA/DConverterDesignIC14A
,VLSI
,A/DConverter,(
SAR,Algorithm,Flash,2-Step,Pipeline,Flod),(INL,DNL,SNR
),CIC,
12Bits20MHzADC,,
A/DConverter
(1)IntroductionofA/DConverter(2)SpecificationsofA/DConverter
(3)SARA/DConverter(4)Algorithm(Cyclic)A/DConverter
(5)FlashA/DConverter(6)Subrange,2-StepA/DConverter
(7)MultistagePipelineA/DConverter
(8)FoldingandInterpolationA/DConverte
(9)SimulationofA/DConverter
(10)LayoutTechniqueofA/DConverter
(11)MeasurementofA/DConverter
(12)ResearchTopic:HighSpeedandHighResolutionA/DConverterDesign
7.RFCMOSICDesignFlowIC21A
H-SpiceLayout
CMOSbaseband
CMOS
CMOS
(1)BasicconceptsinRFdesignRFICdesignflow
(2)CharacteristicsofpassiveICcomponentsandMOSdevicephysics
(3)Hspiceandthereforesimulator
(4)LayouttechniquesforRFICthereforetesting
(5)LabLNAdesign
(),教室,讲师:林俊宾
学员基本要求:电子学,电子电路
课程目的:介绍电路模拟的基本原理及在电路模拟的基本应用,描述格式及其
特性.展示电路模拟的操作,常见的收歛问题及可能的解决途径.
课程大纲:电路模拟的基本原理元件模型简介
电路描述格式及输出指定分析的种类与指定
收歛与电路模拟
电路模拟的应用基本数位电路的特性分析
电路模拟的应用类比电路设计
()(),教室,讲师:谢远达
学员基本要求:电子学
课程目的:本课程由积体电路制程概念进而介绍制程相对元件,元件相对布局的关
系,藉由实际的制程资料来说明积体电路布局的设计切入,并搭配
公司提供的与软体来实作电子元件的布
局与布局验证,以期使学员具布局概念与设计基础.
课程大纲:
(),教室,讲师:谢晋升
学员基本要求:电子学观念及类比积体电路相关课程
课程目的:透过本课程学员可以学到的规格架构包括
模拟方法包括的模
拟布局及在环境的量测方法等另外,在课程的最后一章节有一高速度
高解析度的设计讨论及一的模拟例子透过此范例学员可
更了解的设计流程.
课程大纲:
(),教室,讲师:林哲煜
学员基本要求:熟悉语法与操作,以及概念
课程目的:制程应用於数位电路及类比电路之技术已相当成熟,为了
达到系统晶片整合的目标,射频前端采用制程是目前趋势所在.本
课程介绍制程之高频积体电路设计流程,内容涵盖设计,模拟,布
局与测试等部分,使学员具备射频电路部分自设计至最终量测流程之整体
概念.
课程大纲:
:
技术推广组刘惠甄huyjen@cic.edu.tw
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招兵买马
诚徵
设计研究人员工程师
数位,类比,,晶片设计
电子,电机,资讯相关科系硕士或博士毕业
意者请备履历自传及学经历证件影本并注明应徵项目迳寄:
新竹市科学园区展业一路号楼晶片中心谢秉璋先生收.
合者约谈,恕不退件.
:
IC/
IPSOC
30011
行政组
行政组谢秉璋hpc@cic.edu.tw
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